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數(shù)字邏輯與處理器基礎(chǔ) 版權(quán)信息
- ISBN：9787302637028
- 條形碼：9787302637028 ; 978-7-302-63702-8
- 裝幀：平裝-膠訂
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>>
數(shù)字邏輯與處理器基礎(chǔ) 本書特色
本書是清華大學(xué)電子信息科學(xué)與技術(shù)大類本科生的核心課“數(shù)字邏輯與處理器基礎(chǔ)”的教材。本書幫助讀者在現(xiàn)代信息科學(xué)與技術(shù)的學(xué)科體系中，理解并融會貫通數(shù)字電路與處理器、硬件思路與軟件思路的相互關(guān)系，掌握數(shù)字電路和處理器的基本原理、分析設(shè)計(jì)方法和利用電路解決實(shí)際問題的能力，領(lǐng)悟數(shù)字系統(tǒng)的設(shè)計(jì)思想與理念，為信息技術(shù)產(chǎn)業(yè)實(shí)踐或科學(xué)研究打下基礎(chǔ)。
本書配套課堂講義、習(xí)題解答、小視頻、課程設(shè)計(jì)等教學(xué)資源，并提供教學(xué)交流沙龍，便于授課教師開展混合式課堂教學(xué)。
數(shù)字邏輯與處理器基礎(chǔ) 內(nèi)容簡介
本書從“如何用數(shù)字電路與處理器解決計(jì)算問題”這一需求出發(fā)，圍繞數(shù)字電路和處理器兩大部分進(jìn)行講解。數(shù)字電路部分重點(diǎn)介紹集成電路的數(shù)學(xué)基礎(chǔ)、組合邏輯與時(shí)序邏輯的基本概念、分析與設(shè)計(jì)方法、發(fā)展規(guī)律與核心思想。處理器部分重點(diǎn)介紹處理器的基本概念和原理、匯編基礎(chǔ)知識、不同種類基礎(chǔ)處理器的分析與設(shè)計(jì)方法、多級緩存的存儲器架構(gòu)、處理器的發(fā)展規(guī)律與核心思想。本書配有實(shí)驗(yàn)環(huán)節(jié)，基于**部分講授的數(shù)字電路內(nèi)容，利用硬件描述語言設(shè)計(jì)、優(yōu)化基本的處理器，并在可編程邏輯器件上驗(yàn)證。本書適合作為信息科學(xué)與技術(shù)領(lǐng)域的本科生教材，也可供相關(guān)領(lǐng)域工程技術(shù)人員參考。
數(shù)字邏輯與處理器基礎(chǔ) 目錄
第1章緒論
1.1數(shù)字電路簡介
1.1.1數(shù)字電路的數(shù)學(xué)基礎(chǔ)
1.1.2數(shù)字集成電路的發(fā)展歷史
1.1.3數(shù)字電路的優(yōu)點(diǎn)
1.1.4數(shù)字電路的分層抽象
1.1.5集成電路產(chǎn)業(yè)介紹
1.2計(jì)算機(jī)組成與處理器
1.2.1計(jì)算機(jī)組成
1.2.2處理器的理論基礎(chǔ)
1.2.3處理器發(fā)展歷史
1.3本書關(guān)注的核心問題及核心思想
1.3.1處理核心問題的兩種解決方案
1.3.2解決方案的核心思想
1.4關(guān)于本書
1.4.1本書定位及目標(biāo)
1.4.2教材結(jié)構(gòu)
1.5拓展閱讀
1.6思考題
1.7參考文獻(xiàn)
第2章數(shù)的表示與布爾函數(shù)
2.1二進(jìn)制計(jì)數(shù)系統(tǒng)
2.1.1歷史中的二進(jìn)制
2.1.2自然二進(jìn)制
2.2信息的二進(jìn)制編碼
2.2.1整數(shù)的二進(jìn)制編碼
2.2.2小數(shù)的二進(jìn)制編碼
2.2.3其他編碼
2.2.4二進(jìn)制信息的單位
2.3布爾函數(shù)及其表示
2.3.1布爾運(yùn)算與邏輯門
2.3.2布爾函數(shù)與真值表
2.3.3兩級邏輯
2.3.4卡諾圖
2.4布爾函數(shù)的化簡
2.4.1卡諾圖化簡法
2.4.2QM算法
2.5總結(jié)
2.6拓展閱讀
2.7習(xí)題
2.8參考文獻(xiàn)
第3章組合邏輯電路的分析與設(shè)計(jì)
3.1從布爾表達(dá)式到數(shù)字邏輯電路的構(gòu)建
3.2組合邏輯的定義與表示
3.2.1組合邏輯的定義
3.2.2組合邏輯的表示
3.3組合邏輯電路的分析
3.4組合邏輯電路的設(shè)計(jì)
3.5組合邏輯電路的評價(jià)
3.5.1穩(wěn)態(tài)因素
3.5.2動態(tài)因素
3.6典型組合邏輯電路的設(shè)計(jì)
3.6.1編碼器
3.6.2譯碼器
3.6.3多路選擇器
3.6.4加法器
3.7總結(jié)
3.8拓展閱讀
3.9習(xí)題
第4章時(shí)序邏輯分析與設(shè)計(jì) 4.1基本概念 4.1.1過程的離散化 4.1.2時(shí)鐘 4.1.3時(shí)序邏輯電路分類 4.1.4有限狀態(tài)機(jī) 4.2基本時(shí)序邏輯單元 4.2.1鎖存器 4.2.2觸發(fā)器 4.2.3時(shí)序參數(shù)與性能分析 4.3同步時(shí)序電路的分析方法 4.3.1整體分析流程 4.3.2時(shí)序約束與性能分析 4.4同步時(shí)序電路設(shè)計(jì) 4.4.1設(shè)計(jì)流程 4.4.2狀態(tài)機(jī)抽象方法 4.4.3狀態(tài)化簡方法 4.4.4狀態(tài)分配與編碼 4.4.5自啟動檢查 4.5亞穩(wěn)態(tài)和同步 4.5.1亞穩(wěn)態(tài) 4.5.2同步器設(shè)計(jì) 4.5.3同步復(fù)位和異步復(fù)位 4.6典型時(shí)序邏輯電路 4.6.1寄存器 4.6.2計(jì)數(shù)器 4.6.3模塊與接口 4.7拓展知識 4.7.1傳統(tǒng)的鎖存器/觸發(fā)器實(shí)現(xiàn)方法 4.7.2四種邏輯功能的觸發(fā)器 4.7.3分解有限狀態(tài)機(jī) 4.8總結(jié) 4.9拓展閱讀 4.10思考題 4.11習(xí)題 4.12參考文獻(xiàn) 第5章計(jì)算機(jī)指令集架構(gòu) 5.1通用計(jì)算機(jī)與指令集 5.1.1通用計(jì)算機(jī)的意義 5.1.2從圖靈機(jī)到通用計(jì)算機(jī) 5.1.3指令集架構(gòu)——軟硬件接口 5.2指令集架構(gòu) 5.2.1狀態(tài)表示及存儲 5.2.2指令功能 5.3MIPS指令集 5.3.1寄存器 5.3.2存儲器 5.3.3指令格式 5.3.4尋址方式 5.4匯編程序設(shè)計(jì) 5.4.1語法 5.4.2變量與數(shù)組 5.4.3分支 5.4.4過程調(diào)用 5.4.5異常處理 5.4.6MARS模擬器 5.5性能評價(jià) 5.5.1性能的定義及評價(jià)指標(biāo) 5.5.2影響性能的因素 5.5.3系統(tǒng)性能的優(yōu)化 5.6總結(jié) 5.7拓展閱讀 5.7.1符號擴(kuò)展與無符號擴(kuò)展 5.7.2x86指令集 5.8思考題 5.9習(xí)題 第6章單周期與多周期處理器 6.1單周期處理器基本概念 6.1.1處理器基本操作階段 6.1.2單周期處理器基本硬件單元 6.2ALU 6.3內(nèi)存訪問和計(jì)算指令的實(shí)現(xiàn) 6.3.1內(nèi)存訪問指令 6.3.2基礎(chǔ)計(jì)算指令 6.4分支與跳轉(zhuǎn)指令的實(shí)現(xiàn) 6.4.1分支指令 6.4.2跳轉(zhuǎn)指令 6.4.3跳轉(zhuǎn)鏈接和跳轉(zhuǎn)到寄存器 6.5控制信號的生成 6.6性能評價(jià) 6.6.1關(guān)鍵路徑 6.6.2性能評價(jià)
6.7單周期處理器的中斷與異常處理 6.8多周期處理器 6.8.1單周期處理器面臨的挑戰(zhàn) 6.8.2多周期處理器概念 6.8.3多周期處理器的性能評價(jià)和問題 6.9總結(jié) 6.10拓展閱讀 6.10.1處理器模塊的時(shí)序和Verilog HDL實(shí)現(xiàn) 6.10.2協(xié)處理器簡介 6.10.3RISCV處理器 6.11習(xí)題
第7章流水線處理器設(shè)計(jì) 7.1流水線的基本概念 7.2MIPS處理器的五級流水線設(shè)計(jì) 7.3流水線處理器中的冒險(xiǎn) 7.4MIPS五級流水線處理器的數(shù)據(jù)冒險(xiǎn) 7.4.1數(shù)據(jù)冒險(xiǎn)導(dǎo)致的擁塞 7.4.2MIPS五級流水線的數(shù)據(jù)轉(zhuǎn)發(fā) 7.5MIPS五級流水線處理器的控制冒險(xiǎn) 7.5.1J指令的控制冒險(xiǎn)及其硬件解決方法 7.5.2BEQ指令的控制冒險(xiǎn)及其硬件處理方法 7.5.3分支預(yù)測 7.5.4延時(shí)槽技術(shù) 7.5.5中斷和異常 7.6總結(jié) 7.7拓展閱讀 7.7.1寄存器堆“先寫后讀”實(shí)現(xiàn)方式 7.7.2進(jìn)一步提升流水線的性能 7.7.3其他的指令級并行技術(shù) 7.8習(xí)題 第8章存儲系統(tǒng)設(shè)計(jì) 8.1存儲器系統(tǒng)基礎(chǔ) 8.1.1存儲器的發(fā)展現(xiàn)狀與理想需求 8.1.2存儲器簡介 8.2層次結(jié)構(gòu)存儲系統(tǒng) 8.2.1單一存儲介質(zhì)的困境 8.2.2存儲系統(tǒng)設(shè)計(jì)基礎(chǔ)： 局部性原理 8.2.3存儲系統(tǒng)的層次結(jié)構(gòu) 8.2.4層次結(jié)構(gòu)存儲系統(tǒng)的性能度量 8.3高速緩存技術(shù) 8.3.1高速緩存的基本概念簡介 8.3.2高速緩存的基礎(chǔ)結(jié)構(gòu) 8.3.3高速緩存的地址映像方式 8.3.4高速緩存中數(shù)據(jù)的替換與更新 8.4高速緩存的性能分析 8.4.1高速緩存的性能損失分析 8.4.2高速緩存的性能評估 8.4.3高速緩存性能的改進(jìn)方向： 多級高速緩存 8.5虛擬內(nèi)存 8.5.1虛擬內(nèi)存簡介 8.5.2物理尋址與虛擬尋址 8.5.3虛擬內(nèi)存的組織方式 8.5.4內(nèi)存管理單元的缺失處理 8.6拓展閱讀 8.7習(xí)題 第9章計(jì)算機(jī)系統(tǒng)簡介 9.1總線的定義及分類 9.1.1總線的定義及性能指標(biāo) 9.1.2總線的結(jié)構(gòu)及分類 9.2總線是如何工作的 9.2.1總線傳輸過程 9.2.2總線判優(yōu)控制 9.2.3總線通信控制 9.3外設(shè)的定義及分類 9.3.1典型案例1： I/O設(shè)備 9.3.2典型案例2： 磁盤 9.4外設(shè)是如何工作的 9.4.1I/O設(shè)備及其系統(tǒng)的設(shè)計(jì)目標(biāo) 9.4.2I/O系統(tǒng)和計(jì)算機(jī)系統(tǒng)之間的尋址方式 9.4.3I/O系統(tǒng)和計(jì)算機(jī)系統(tǒng)之間的數(shù)據(jù)交互方式 9.5常用總線標(biāo)準(zhǔn)及接口 9.5.1I2C總線 9.5.2PCI與PCIe總線 9.5.3USB 9.6拓展閱讀 9.7習(xí)題 9.8參考文獻(xiàn)
第4章時(shí)序邏輯分析與設(shè)計(jì) 4.1基本概念 4.1.1過程的離散化 4.1.2時(shí)鐘 4.1.3時(shí)序邏輯電路分類 4.1.4有限狀態(tài)機(jī) 4.2基本時(shí)序邏輯單元 4.2.1鎖存器 4.2.2觸發(fā)器 4.2.3時(shí)序參數(shù)與性能分析 4.3同步時(shí)序電路的分析方法 4.3.1整體分析流程 4.3.2時(shí)序約束與性能分析 4.4同步時(shí)序電路設(shè)計(jì) 4.4.1設(shè)計(jì)流程 4.4.2狀態(tài)機(jī)抽象方法 4.4.3狀態(tài)化簡方法 4.4.4狀態(tài)分配與編碼 4.4.5自啟動檢查 4.5亞穩(wěn)態(tài)和同步 4.5.1亞穩(wěn)態(tài) 4.5.2同步器設(shè)計(jì) 4.5.3同步復(fù)位和異步復(fù)位 4.6典型時(shí)序邏輯電路 4.6.1寄存器 4.6.2計(jì)數(shù)器 4.6.3模塊與接口 4.7拓展知識 4.7.1傳統(tǒng)的鎖存器/觸發(fā)器實(shí)現(xiàn)方法 4.7.2四種邏輯功能的觸發(fā)器 4.7.3分解有限狀態(tài)機(jī) 4.8總結(jié) 4.9拓展閱讀 4.10思考題 4.11習(xí)題 4.12參考文獻(xiàn) 第5章計(jì)算機(jī)指令集架構(gòu) 5.1通用計(jì)算機(jī)與指令集 5.1.1通用計(jì)算機(jī)的意義 5.1.2從圖靈機(jī)到通用計(jì)算機(jī) 5.1.3指令集架構(gòu)——軟硬件接口 5.2指令集架構(gòu) 5.2.1狀態(tài)表示及存儲 5.2.2指令功能 5.3MIPS指令集 5.3.1寄存器 5.3.2存儲器 5.3.3指令格式 5.3.4尋址方式 5.4匯編程序設(shè)計(jì) 5.4.1語法 5.4.2變量與數(shù)組 5.4.3分支 5.4.4過程調(diào)用 5.4.5異常處理 5.4.6MARS模擬器 5.5性能評價(jià) 5.5.1性能的定義及評價(jià)指標(biāo) 5.5.2影響性能的因素 5.5.3系統(tǒng)性能的優(yōu)化 5.6總結(jié) 5.7拓展閱讀 5.7.1符號擴(kuò)展與無符號擴(kuò)展 5.7.2x86指令集 5.8思考題 5.9習(xí)題 第6章單周期與多周期處理器 6.1單周期處理器基本概念 6.1.1處理器基本操作階段 6.1.2單周期處理器基本硬件單元 6.2ALU 6.3內(nèi)存訪問和計(jì)算指令的實(shí)現(xiàn) 6.3.1內(nèi)存訪問指令 6.3.2基礎(chǔ)計(jì)算指令 6.4分支與跳轉(zhuǎn)指令的實(shí)現(xiàn) 6.4.1分支指令 6.4.2跳轉(zhuǎn)指令 6.4.3跳轉(zhuǎn)鏈接和跳轉(zhuǎn)到寄存器 6.5控制信號的生成 6.6性能評價(jià) 6.6.1關(guān)鍵路徑 6.6.2性能評價(jià)
6.7單周期處理器的中斷與異常處理 6.8多周期處理器 6.8.1單周期處理器面臨的挑戰(zhàn) 6.8.2多周期處理器概念 6.8.3多周期處理器的性能評價(jià)和問題 6.9總結(jié) 6.10拓展閱讀 6.10.1處理器模塊的時(shí)序和Verilog HDL實(shí)現(xiàn) 6.10.2協(xié)處理器簡介 6.10.3RISCV處理器 6.11習(xí)題
第7章流水線處理器設(shè)計(jì) 7.1流水線的基本概念 7.2MIPS處理器的五級流水線設(shè)計(jì) 7.3流水線處理器中的冒險(xiǎn) 7.4MIPS五級流水線處理器的數(shù)據(jù)冒險(xiǎn) 7.4.1數(shù)據(jù)冒險(xiǎn)導(dǎo)致的擁塞 7.4.2MIPS五級流水線的數(shù)據(jù)轉(zhuǎn)發(fā) 7.5MIPS五級流水線處理器的控制冒險(xiǎn) 7.5.1J指令的控制冒險(xiǎn)及其硬件解決方法 7.5.2BEQ指令的控制冒險(xiǎn)及其硬件處理方法 7.5.3分支預(yù)測 7.5.4延時(shí)槽技術(shù) 7.5.5中斷和異常 7.6總結(jié) 7.7拓展閱讀 7.7.1寄存器堆“先寫后讀”實(shí)現(xiàn)方式 7.7.2進(jìn)一步提升流水線的性能 7.7.3其他的指令級并行技術(shù) 7.8習(xí)題 第8章存儲系統(tǒng)設(shè)計(jì) 8.1存儲器系統(tǒng)基礎(chǔ) 8.1.1存儲器的發(fā)展現(xiàn)狀與理想需求 8.1.2存儲器簡介 8.2層次結(jié)構(gòu)存儲系統(tǒng) 8.2.1單一存儲介質(zhì)的困境 8.2.2存儲系統(tǒng)設(shè)計(jì)基礎(chǔ)： 局部性原理 8.2.3存儲系統(tǒng)的層次結(jié)構(gòu) 8.2.4層次結(jié)構(gòu)存儲系統(tǒng)的性能度量 8.3高速緩存技術(shù) 8.3.1高速緩存的基本概念簡介 8.3.2高速緩存的基礎(chǔ)結(jié)構(gòu) 8.3.3高速緩存的地址映像方式 8.3.4高速緩存中數(shù)據(jù)的替換與更新 8.4高速緩存的性能分析 8.4.1高速緩存的性能損失分析 8.4.2高速緩存的性能評估 8.4.3高速緩存性能的改進(jìn)方向： 多級高速緩存 8.5虛擬內(nèi)存 8.5.1虛擬內(nèi)存簡介 8.5.2物理尋址與虛擬尋址 8.5.3虛擬內(nèi)存的組織方式 8.5.4內(nèi)存管理單元的缺失處理 8.6拓展閱讀 8.7習(xí)題 第9章計(jì)算機(jī)系統(tǒng)簡介 9.1總線的定義及分類 9.1.1總線的定義及性能指標(biāo) 9.1.2總線的結(jié)構(gòu)及分類 9.2總線是如何工作的 9.2.1總線傳輸過程 9.2.2總線判優(yōu)控制 9.2.3總線通信控制 9.3外設(shè)的定義及分類 9.3.1典型案例1： I/O設(shè)備 9.3.2典型案例2： 磁盤 9.4外設(shè)是如何工作的 9.4.1I/O設(shè)備及其系統(tǒng)的設(shè)計(jì)目標(biāo) 9.4.2I/O系統(tǒng)和計(jì)算機(jī)系統(tǒng)之間的尋址方式 9.4.3I/O系統(tǒng)和計(jì)算機(jī)系統(tǒng)之間的數(shù)據(jù)交互方式 9.5常用總線標(biāo)準(zhǔn)及接口 9.5.1I2C總線 9.5.2PCI與PCIe總線 9.5.3USB 9.6拓展閱讀 9.7習(xí)題 9.8參考文獻(xiàn)
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數(shù)字邏輯與處理器基礎(chǔ) 作者簡介
汪玉，清華大學(xué)電子工程系長聘教授、系主任，IEEE Fellow，國家自然科學(xué)基金杰出青年基金獲得者，清華大學(xué)信息科學(xué)技術(shù)學(xué)院副院長，清華大學(xué)天津電子信息研究院院長。2002年和2007年于清華大學(xué)電子工程系分別獲得學(xué)士與博士學(xué)位。長期從事智能芯片、高能效電路與系統(tǒng)領(lǐng)域的科學(xué)研究及人才培養(yǎng)工作。
李學(xué)清，清華大學(xué)電子工程系副教授。2007年和2013年于清華大學(xué)電子工程系分別獲得學(xué)士與博士學(xué)位。從事高性能混合信號集成電路芯片、新型存儲與計(jì)算的電路與系統(tǒng)研究。
馬洪兵，清華大學(xué)電子工程系研究員、新疆大學(xué)天山學(xué)者講座教授。1999年于北京大學(xué)獲得博士學(xué)位。從事模式識別、計(jì)算機(jī)視覺、遙感技術(shù)應(yīng)用和嵌入式系統(tǒng)領(lǐng)域的研究。
馬惠敏，北京科技大學(xué)教授、領(lǐng)軍學(xué)者、計(jì)算機(jī)與通信工程學(xué)院副院長，中國圖象圖形學(xué)學(xué)會副理事長。在北京理工大學(xué)獲得博士學(xué)位，2001—2019年在清華大學(xué)電子工程系任教。從事計(jì)算機(jī)視覺認(rèn)知計(jì)算、智能無人系統(tǒng)領(lǐng)域的科學(xué)研究。
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