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包郵 納米數(shù)字集成電路的偏差效應(yīng)分析與優(yōu)化:從電路級到系統(tǒng)級
作者：靳松、韓銀和
開本：
其他
頁數(shù)：
181
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納米數(shù)字集成電路的偏差效應(yīng)分析與優(yōu)化:從電路級到系統(tǒng)級 版權(quán)信息
- ISBN：9787302522997
- 條形碼：9787302522997 ; 978-7-302-52299-7
- 裝幀：一般膠版紙
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>
納米數(shù)字集成電路的偏差效應(yīng)分析與優(yōu)化:從電路級到系統(tǒng)級 本書特色
本書主要涉及在納米工藝下較為嚴重的晶體管老化效應(yīng)——負偏置溫度不穩(wěn)定性和制造過程中引起的參數(shù)偏差。介紹了參數(shù)偏差效應(yīng)產(chǎn)生的物理機制及對電路服役期可靠性的影響，并提出了從電路級到系統(tǒng)級的相應(yīng)的分析、預(yù)測和優(yōu)化方法。
納米數(shù)字集成電路的偏差效應(yīng)分析與優(yōu)化:從電路級到系統(tǒng)級 內(nèi)容簡介
本書主要涉及在納米工藝下較為嚴重的晶體管老化效應(yīng)——負偏置溫度不穩(wěn)定性和制造過程中引起的參數(shù)偏差。介紹了參數(shù)偏差效應(yīng)產(chǎn)生的物理機制及對電路服役期可靠性的影響，并提出了從電路級到系統(tǒng)級的相應(yīng)的分析、預(yù)測和優(yōu)化方法。
納米數(shù)字集成電路的偏差效應(yīng)分析與優(yōu)化:從電路級到系統(tǒng)級 目錄
目錄
第1章緒論
1．1工藝偏差
1．2NBTI效應(yīng)
1．3章節(jié)組織結(jié)構(gòu)
**部分電路級參數(shù)偏差分析和優(yōu)化
第2章國內(nèi)外研究現(xiàn)狀
2．1硅前老化分析和預(yù)測
2．1．1反應(yīng)擴散模型
2．1．2基于額定參數(shù)值的NBTI模型
2．1．3考慮工藝偏差的老化統(tǒng)計模型和分析
2．2在線電路老化預(yù)測
2．2．1基于時延監(jiān)測原理的在線老化預(yù)測方法
2．2．2超速時延測試
2．2．3基于測量漏電變化原理的在線老化預(yù)測方法
2．3相關(guān)的優(yōu)化方法
2．3．1電路級優(yōu)化
2．3．2體系結(jié)構(gòu)級優(yōu)化
第3章面向工作負載的電路老化分析和預(yù)測
3．1老化分析和預(yù)測方法概述
3．2關(guān)鍵通路和關(guān)鍵門的識別
3．2．1潛在關(guān)鍵通路識別
3．2．2潛在關(guān)鍵通路的精簡
3．2．3關(guān)鍵門的識別
3．3占空比的求解
3．3．1時延約束
3．3．2占空比取值約束
3．4實驗及結(jié)果分析
3．5本章小結(jié)
第4章電路老化的統(tǒng)計預(yù)測和優(yōu)化
4．1硅前電路老化的統(tǒng)計預(yù)測和優(yōu)化
4．1．1門級老化統(tǒng)計模型
4．1．2統(tǒng)計關(guān)鍵門的識別
4．1．3門設(shè)計尺寸縮放算法
4．1．4實驗及結(jié)果分析
4．2硅前和硅后協(xié)同的電路老化統(tǒng)計分析和預(yù)測
4．2．1方法概述
4．2．2目標(biāo)通路的識別
4．2．3硅后學(xué)習(xí)
4．2．4實驗及結(jié)果分析
4．3本章小結(jié)
第5章在線電路老化預(yù)測
5．1基于時延監(jiān)測原理的在線電路老化預(yù)測方法
5．1．1雙功能時鐘信號生成電路
5．1．2抗工藝偏差影響的設(shè)計考慮
5．1．3實驗及結(jié)果分析
5．1．4本節(jié)小結(jié)
5．2基于測量漏電變化原理的在線電路老化預(yù)測方法
5．2．1漏電變化與時延變化之間相關(guān)性的刻畫
5．2．2漏電變化的測量
5．2．3實驗及結(jié)果分析
5．2．4本節(jié)小結(jié)
第6章多向量方法優(yōu)化電路老化和漏電
6．1單獨優(yōu)化NBTI效應(yīng)導(dǎo)致的電路老化
6．1．1控制向量的生成
6．1．2*佳占空比的求解
6．1．3硬件實現(xiàn)
6．1．4實驗及結(jié)果分析
6．2電路老化和靜態(tài)漏電的協(xié)同優(yōu)化
6．2．1協(xié)同優(yōu)化模型
6．2．2*佳占空比的求解
6．2．3實驗及結(jié)果分析
6．3本章小結(jié)
第二部分系統(tǒng)級參數(shù)偏差分析和優(yōu)化
第7章參數(shù)偏差在系統(tǒng)級的表現(xiàn)和影響
7．1參數(shù)偏差對于多核處理器性能的影響
7．2基于電壓/頻率島的全局異步局部同步設(shè)計方法
第8章相關(guān)的國內(nèi)外研究現(xiàn)狀
8．1系統(tǒng)級偏差建模和分析方法
8．2基于全局異步局部同步設(shè)計的系統(tǒng)級偏差優(yōu)化方法
第9章參數(shù)良品率感知的多處理器片上系統(tǒng)能耗統(tǒng)計優(yōu)化方法
9．1背景知識介紹
9．1．1目標(biāo)平臺與應(yīng)用
9．1．2能耗模型
9．1．3延遲模型
9．1．4統(tǒng)計任務(wù)調(diào)度
9．2統(tǒng)計能耗優(yōu)化方法
9．2．1問題歸納
9．2．2優(yōu)化方法概述
9．2．3統(tǒng)計偏差模擬
9．2．4統(tǒng)計能耗優(yōu)化
9．2．5統(tǒng)計任務(wù)調(diào)度和操作電壓配置
9．2．6統(tǒng)計電壓/頻率島劃分
9．3實驗數(shù)據(jù)及分析
9．3．1實驗環(huán)境
9．3．2實驗結(jié)果
9．4本章小結(jié)
第10章面向三維多核片上系統(tǒng)的熱感知硅后能耗優(yōu)化方法
10．1背景知識介紹
10．1．1目標(biāo)平臺與應(yīng)用
10．1．2面向三維SoC的能耗模型和延遲模型
10．1．3三維熱模型
10．1．4面向三維芯片的統(tǒng)計偏差模擬
10．2優(yōu)化框架
10．2．1能效感知的任務(wù)調(diào)度
10．2．2任務(wù)遷移算法
10．3實驗結(jié)果及分析
10．3．1實驗配置及說明
10．3．2實驗結(jié)果
10．4結(jié)論
參考文獻
第1章緒論
1．1工藝偏差
1．2NBTI效應(yīng)
1．3章節(jié)組織結(jié)構(gòu)
**部分電路級參數(shù)偏差分析和優(yōu)化
第2章國內(nèi)外研究現(xiàn)狀
2．1硅前老化分析和預(yù)測
2．1．1反應(yīng)擴散模型
2．1．2基于額定參數(shù)值的NBTI模型
2．1．3考慮工藝偏差的老化統(tǒng)計模型和分析
2．2在線電路老化預(yù)測
2．2．1基于時延監(jiān)測原理的在線老化預(yù)測方法
2．2．2超速時延測試
2．2．3基于測量漏電變化原理的在線老化預(yù)測方法
2．3相關(guān)的優(yōu)化方法
2．3．1電路級優(yōu)化
2．3．2體系結(jié)構(gòu)級優(yōu)化
第3章面向工作負載的電路老化分析和預(yù)測
3．1老化分析和預(yù)測方法概述
3．2關(guān)鍵通路和關(guān)鍵門的識別
3．2．1潛在關(guān)鍵通路識別
3．2．2潛在關(guān)鍵通路的精簡
3．2．3關(guān)鍵門的識別
3．3占空比的求解
3．3．1時延約束
3．3．2占空比取值約束
3．4實驗及結(jié)果分析
3．5本章小結(jié)
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4．1硅前電路老化的統(tǒng)計預(yù)測和優(yōu)化
4．1．1門級老化統(tǒng)計模型
4．1．2統(tǒng)計關(guān)鍵門的識別
4．1．3門設(shè)計尺寸縮放算法
4．1．4實驗及結(jié)果分析
4．2硅前和硅后協(xié)同的電路老化統(tǒng)計分析和預(yù)測
4．2．1方法概述
4．2．2目標(biāo)通路的識別
4．2．3硅后學(xué)習(xí)
4．2．4實驗及結(jié)果分析
4．3本章小結(jié)
第5章在線電路老化預(yù)測
5．1基于時延監(jiān)測原理的在線電路老化預(yù)測方法
5．1．1雙功能時鐘信號生成電路
5．1．2抗工藝偏差影響的設(shè)計考慮
5．1．3實驗及結(jié)果分析
5．1．4本節(jié)小結(jié)
5．2基于測量漏電變化原理的在線電路老化預(yù)測方法
5．2．1漏電變化與時延變化之間相關(guān)性的刻畫
5．2．2漏電變化的測量
5．2．3實驗及結(jié)果分析
5．2．4本節(jié)小結(jié)
第6章多向量方法優(yōu)化電路老化和漏電
6．1單獨優(yōu)化NBTI效應(yīng)導(dǎo)致的電路老化
6．1．1控制向量的生成
6．1．2*佳占空比的求解
6．1．3硬件實現(xiàn)
6．1．4實驗及結(jié)果分析
6．2電路老化和靜態(tài)漏電的協(xié)同優(yōu)化
6．2．1協(xié)同優(yōu)化模型
6．2．2*佳占空比的求解
6．2．3實驗及結(jié)果分析
6．3本章小結(jié)
第二部分系統(tǒng)級參數(shù)偏差分析和優(yōu)化
第7章參數(shù)偏差在系統(tǒng)級的表現(xiàn)和影響
7．1參數(shù)偏差對于多核處理器性能的影響
7．2基于電壓/頻率島的全局異步局部同步設(shè)計方法
第8章相關(guān)的國內(nèi)外研究現(xiàn)狀
8．1系統(tǒng)級偏差建模和分析方法
8．2基于全局異步局部同步設(shè)計的系統(tǒng)級偏差優(yōu)化方法
第9章參數(shù)良品率感知的多處理器片上系統(tǒng)能耗統(tǒng)計優(yōu)化方法
9．1背景知識介紹
9．1．1目標(biāo)平臺與應(yīng)用
9．1．2能耗模型
9．1．3延遲模型
9．1．4統(tǒng)計任務(wù)調(diào)度
9．2統(tǒng)計能耗優(yōu)化方法
9．2．1問題歸納
9．2．2優(yōu)化方法概述
9．2．3統(tǒng)計偏差模擬
9．2．4統(tǒng)計能耗優(yōu)化
9．2．5統(tǒng)計任務(wù)調(diào)度和操作電壓配置
9．2．6統(tǒng)計電壓/頻率島劃分
9．3實驗數(shù)據(jù)及分析
9．3．1實驗環(huán)境
9．3．2實驗結(jié)果
9．4本章小結(jié)
第10章面向三維多核片上系統(tǒng)的熱感知硅后能耗優(yōu)化方法
10．1背景知識介紹
10．1．1目標(biāo)平臺與應(yīng)用
10．1．2面向三維SoC的能耗模型和延遲模型
10．1．3三維熱模型
10．1．4面向三維芯片的統(tǒng)計偏差模擬
10．2優(yōu)化框架
10．2．1能效感知的任務(wù)調(diào)度
10．2．2任務(wù)遷移算法
10．3實驗結(jié)果及分析
10．3．1實驗配置及說明
10．3．2實驗結(jié)果
10．4結(jié)論
參考文獻
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納米數(shù)字集成電路的偏差效應(yīng)分析與優(yōu)化:從電路級到系統(tǒng)級 作者簡介
靳松：博士，副教授，碩士生導(dǎo)師。2007.9-2011.7 在中科院計算所攻讀博士學(xué)位。畢業(yè)后進入華北電力大學(xué)電氣與電子工程學(xué)院電子與通信工程系任教。研究方向為可靠計算，大規(guī)模集成電路設(shè)計、測試及驗證。講授數(shù)字電子技術(shù)基礎(chǔ)和嵌入式系統(tǒng)設(shè)計課程。作為負責(zé)人主持國家自然科學(xué)基金一項、河北省自然科學(xué)基金兩項、橫向課題若干。發(fā)表SCI檢索論文十余篇，EI檢索期刊和會議論文三十余篇。
韓銀和：博士，研究員。2006年在中科院計算所獲得博士學(xué)位并進入中科院計算所計算機體系結(jié)構(gòu)國家重點實驗室工作。主持多項國家“863”和自然科學(xué)基金項目，迄今在國際國內(nèi)有影響的期刊和會議上發(fā)表論文70余篇。
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