Ŀ�




��1�¾wՓ

1.1EDA���g�İlչ�śr

1.2�OӋ�������OӋ����

1.2.1�OӋ����

1.2.2�OӋ����

1.3��Ҫ��EDA�_�lܛ�����S��

1.3.1��Ҫ��EDA�S��

1.3.2��Ҫ��EDA�_�lܛ��

˼���c����

��2�¿ɾ���߉݋����

2.1�ɾ�����������

2.1.1ASIC������

2.1.2PLD�����ķ��

2.2����PLD�Ļ����Y��

2.3CPLD�Ļ����Y����������������

2.3.1CPLD�Ļ����Y��

2.3.2����CPLD����——MAX7000ϵ��

2.3.3����CPLD����——Max ��ϵ��

2.3.4����CPLD����——XC9500ϵ��

2.4FPGA�Ļ����Y����������������

2.4.1FPGA�Ļ����Y��

2.4.2����FPGA����——Cyclone ��ϵ��

2.4.3Altera��˾FPGA����

2.4.4����FPGA����——Spartan��3ϵ��

2.4.5Xilinx��˾FPGA����

2.5���������c����

2.5.1JTAG߅�����yԇ

2.5.2FPGA�ľ����c����

2.6PLD�lչڅ��

˼���c����

��3��Quartus ���_�lܛ��

3.1����

3.1.1Quartus �� 9.1���b

3.1.2Quartus �� 9.1���ڙ��S���O��

3.2Quartus �� 9.1������

3.2.1��������

3.2.2�ˆΙ�

3.3�OӋݔ��

3.3.1Quartus ��ܛ���OӋ����

3.3.2��������

3.3.3�D�ξ�݋ݔ��

3.3.4�ı���݋ݔ��

3.4�OӋ̎��

3.4.1���g�O��

3.4.2���g

3.4.3�������

3.4.4���_�i�����OӋ���d��Ӳ���yԇ

3.5�r�����

3.5.1Classic Timing Analyzer�r��s��

3.5.2TimeQuest Timing Analyzer�r�����

3.6�Ӵ��OӋ

3.6.1�����׌��OӋ�ļ�

3.6.2�����DԪ

3.6.3����플��OӋ�ļ�

3.7���ں깦��ģ�K���OӋ

˼���c����

��4��ModelSim����ܛ��

4.1����

4.2ModelSim 6.5ʹ���e��

4.2.1ModelSim����������E

4.2.2ModelSim�cQuartus ��“���M�й��ܷ���Ļ������E

4.2.3ModelSim��Altera�����M�к����Ļ������E

˼���c����

��5��Verilog HDL�����Z��

5.1Verilog HDL����

5.1.1Verilog HDL�Įa���Ͱlչ

5.1.2Verilog HDL���OӋ����

5.1.3Verilog HDL�cVHDL�ı��^

5.2Verilog HDLģ�K�Y��

5.3Verilog HDL�Z��Ҫ�ؼ��������

5.3.1Verilog HDL�Z��Ҫ��

5.3.2����

5.3.3׃���͔������

5.3.4����

5.3.5����

5.3.6�惦��

5.3.7�\���

5.4Verilog HDL�����Z��

5.4.1�C�����OӋ�Z��

5.4.2�r�g�����Z��

5.4.3�^���Z��

5.4.4�K�Z��

5.4.5�xֵ�Z��

5.4.6�l���Z��

5.4.7ѭ�h�Z��

5.4.8�΄��c����

5.4.9���g�A̎���Z��

˼���c����

��6�·����c�yԇ

6.1ϵ�y�΄��cϵ�y����

6.2�Ñ��Զ��xԭ�Z

6.3�yԇƽ�_�Ľ���

6.4�����OӋ����

˼���c����

��7��������ʽ�c�Ӵ��OӋ

7.1Verilog HDL��������ʽ

7.1.1�Y��������ʽ

7.1.2�О�������ʽ

7.1.3������������ʽ

7.1.4���������ʽ

7.2�M��

7.3Verilog HDL�Ӵ��OӋ

˼���c����

��8�½M��߉݋�·�OӋ

8.1���a�����g�a��

8.1.1���a��

8.1.2�g�a��

8.2�����x����

8.3�ӷ���

8.3.1�����

8.3.2ȫ����

8.3.3��“�ӷ���

8.3.4��ǰ�Mλ�ӷ���

8.4�˷���

8.4.1��λ��ӳ˷���

8.4.2���г˷���

8.5�����M��߉݋�·

8.5.1�����T�·

8.5.2���B�T�·

˼���c����

��9�•r��߉݋�·�OӋ

9.1�|�l��

9.1.1RS�|�l��

9.1.2JK�|�l��

9.1.3D�|�l��

9.1.4T�|�l��

9.2�i�����ͼĴ���

9.2.1�i����

9.2.2�Ĵ���

9.3��λ�Ĵ���

9.3.1������λ�Ĵ���

9.3.2������λ�Ĵ���

9.4���l��

9.4.1ż�����l��

9.4.2�攵���l��

9.5Ӌ����

9.5.1ͬ��Ӌ����

9.5.2����Ӌ����

9.5.3�ӜpӋ����

9.6�����r��߉݋�·

9.6.1ͬ����

9.6.2߅�ؙz�y�·

˼���c����

��10�����ޠ�B�C���OӋ

10.1���ޠ�B�C����

10.1.1��B�C�ķ��

10.1.2���ޠ�B�C�Ġ�B�D�Q�D

10.1.3���ޠ�B�C���OӋ����

10.2���ޠ�B�C���OӋҪ�c

10.3���ޠ�B�C�OӋ����

10.3.1Ħ���͠�B�C

10.3.2�����͠�B�C

10.3.3���ޠ�B�C��������ʽ

˼���c����

��11�”���ϵ�y�OӋ����

11.1�����ܱ����OӋ

11.2��ͨ�����������OӋ

11.3�Ԅ���؛�C���OӋ

11.4ADC0809�ɘӿ���ģ�K���OӋ

11.5�ɿ��}�_�l�������OӋ

11.5.1����}�_�l����

11.5.2�����}�_����ģ�K

˼���c����

��12�»���FPGA����ϵ�y�OӋ����

12.1����FPGA�Ķ๦�ܔ���犵��OӋ

12.1.1ϵ�y�OӋҪ��

12.1.2ϵ�y�OӋ����

12.1.3�����ֹ���ģ�K���OӋ

12.2����FPGA����̖�l�������OӋ

12.2.1ϵ�y�OӋҪ��

12.2.2ϵ�y�OӋ����

12.2.3�����ֹ���ģ�K���OӋ

12.3����FPGA���ܴa�i���OӋ

12.3.1ϵ�y�OӋҪ��

12.3.2ϵ�y�OӋ����

12.3.3�����ֹ���ģ�K���OӋ

12.4���֞V������FPGA�OӋ

12.4.1FIR�V�����ĽY��

12.4.2���^ϵ���ľ��a

12.4.3FIR�V�������OӋ

12.5ֱ�Uͨ��ϵ�y��FPGA�OӋ

12.5.1���M����λ�I���{��

12.5.2CPSK��̖�Įa��

12.5.3DPSK��̖�Įa��

12.5.4CPSK�{�������OӋ

12.5.5DPSK�{�������OӋ

12.5.6CPSK���{�����OӋ

12.5.7DPSK���{�����OӋ

˼���c����

���AVerilog HDL(IEEE 1364—1995)�P�I��

���BVerilog HDL(IEEE 1364—2001)�P�I��

���CVerilog��2001�Z���Y��

���DVerilog��2002�Z���Y��

�����īI