掃一掃
關(guān)注中圖網(wǎng)
官方微博
>
>>
Xilinx FPGA數(shù)字設(shè)計(jì)-從門(mén)級(jí)到行為級(jí)雙重HDL描述(立體化教程)
包郵 Xilinx FPGA數(shù)字設(shè)計(jì)-從門(mén)級(jí)到行為級(jí)雙重HDL描述(立體化教程)
作者：何賓
開(kāi)本：
16開(kāi)
頁(yè)數(shù)：
655
本類(lèi)榜單：教材銷(xiāo)量榜
本類(lèi)五星書(shū)更多>
-
>
闖進(jìn)數(shù)學(xué)世界――探秘歷史名題
-
>
中醫(yī)基礎(chǔ)理論
-
>
當(dāng)代中國(guó)政府與政治(新編21世紀(jì)公共管理系列教材)
-
>
高校軍事課教程
-
>
思想道德與法治(2021年版)
-
>
毛澤東思想和中國(guó)特色社會(huì)主義理論體系概論(2021年版)
-
>
中醫(yī)內(nèi)科學(xué)·全國(guó)中醫(yī)藥行業(yè)高等教育“十四五”規(guī)劃教材
買(mǎi)過(guò)本商品的人還買(mǎi)了
中圖價(jià):¥66.6
加入購(gòu)物車(chē)
Xilinx FPGA數(shù)字設(shè)計(jì)-從門(mén)級(jí)到行為級(jí)雙重HDL描述(立體化教程) 版權(quán)信息
- ISBN：9787302366706
- 條形碼：9787302366706 ; 978-7-302-36670-6
- 裝幀：一般膠版紙
- 冊(cè)數(shù)：暫無(wú)
- 重量：暫無(wú)
- 所屬分類(lèi)：>>
Xilinx FPGA數(shù)字設(shè)計(jì)-從門(mén)級(jí)到行為級(jí)雙重HDL描述(立體化教程) 本書(shū)特色
知識(shí)融合：將數(shù)字邏輯（電路）的基礎(chǔ)理論和Xilinx新的可編程邏輯設(shè)計(jì)技術(shù)進(jìn)行系統(tǒng)化融合。書(shū)中內(nèi)容涵蓋了目前數(shù)字設(shè)計(jì)中所要求的全部知識(shí)點(diǎn)。通過(guò)對(duì)數(shù)字系統(tǒng)設(shè)計(jì)理論和設(shè)計(jì)方法的系統(tǒng)學(xué)習(xí)，為后續(xù)學(xué)習(xí)計(jì)算機(jī)硬件課程及數(shù)字信號(hào)處理課程打下堅(jiān)實(shí)的基礎(chǔ)。 知識(shí)重點(diǎn)：介紹數(shù)字邏輯電路基本知識(shí)點(diǎn)時(shí)，參考了國(guó)外數(shù)字設(shè)計(jì)領(lǐng)域的書(shū)籍；介紹VDHL語(yǔ)法時(shí)，參考了IEEEStd1076-2000標(biāo)準(zhǔn)；介紹VerilogHDL語(yǔ)法時(shí)，參考了IEEEStd1364-2005標(biāo)準(zhǔn)。書(shū)上所有的設(shè)計(jì)實(shí)例均經(jīng)過(guò)嚴(yán)格測(cè)試和驗(yàn)證。通過(guò)系統(tǒng)的講解及規(guī)范的設(shè)計(jì)實(shí)例，幫助讀者培養(yǎng)良好的數(shù)字系統(tǒng)設(shè)計(jì)習(xí)慣，掌握新的數(shù)字系統(tǒng)設(shè)計(jì)方法和設(shè)計(jì)理念。 知識(shí)涵蓋：開(kāi)關(guān)系統(tǒng)、數(shù)字器件特性、數(shù)字集成電路基本知識(shí)、邏輯代數(shù)基礎(chǔ)、組合邏輯電路、時(shí)序邏輯電路、有限自動(dòng)狀態(tài)機(jī)、可編程邏輯器件原理、VHDL和VerilogHDL硬件描述語(yǔ)言、基本數(shù)字邏輯單元設(shè)計(jì)、Xilinx可編程邏輯器件不同層次設(shè)計(jì)流程、ADC和DAC原理、數(shù)；旌舷到y(tǒng)設(shè)計(jì)、片上數(shù)字處理系統(tǒng)實(shí)現(xiàn)。 實(shí)例豐富：針對(duì)每個(gè)知識(shí)點(diǎn)，都提供了大量的設(shè)計(jì)實(shí)例，以方便教學(xué)和自學(xué)。
Xilinx FPGA數(shù)字設(shè)計(jì)-從門(mén)級(jí)到行為級(jí)雙重HDL描述(立體化教程) 內(nèi)容簡(jiǎn)介
何賓編著的這本《xilinx fpga數(shù)字設(shè)計(jì)(從門(mén)級(jí)到行為級(jí)雙重hdl描述立體化教程)》是為高等學(xué)校電子信息類(lèi)和其他相關(guān)專(zhuān)業(yè)而編寫(xiě)的數(shù)字系統(tǒng)設(shè)計(jì)課程教材。本書(shū)共分為11章，主要內(nèi)容包括數(shù)字邏輯基礎(chǔ)、可編程邏輯器件工藝和結(jié)構(gòu)、xilinx ise設(shè)計(jì)流程、vhdl語(yǔ)言規(guī)范、vetiloghdl語(yǔ)言規(guī)范、基本數(shù)字邏輯單元hdl描述、基于hdl數(shù)字系統(tǒng)實(shí)現(xiàn)、數(shù)字系統(tǒng)高級(jí)設(shè)計(jì)技術(shù)、基于ip核數(shù)學(xué)系統(tǒng)實(shí)現(xiàn)、數(shù)；旌舷到y(tǒng)設(shè)計(jì)、軟核處理器picoblaze原理及應(yīng)用。 根據(jù)數(shù)字系統(tǒng)相關(guān)課程的教學(xué)要求和實(shí)際教學(xué)實(shí)踐體會(huì)，本書(shū)將傳統(tǒng)本科的數(shù)字電子技術(shù)、數(shù)字邏輯課程和基于hdl的復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)課程相融合，遵循循序漸進(jìn)、由淺入深的原則，內(nèi)容從*基礎(chǔ)的數(shù)字邏輯理論、組合邏輯和時(shí)序邏輯電路，到hdl語(yǔ)言和基于hdl語(yǔ)言的復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)。為了方便教師教學(xué)和學(xué)生自學(xué)，書(shū)中給出了大量的設(shè)計(jì)實(shí)例。 本書(shū)可作為本科生和研究生相關(guān)課程的教材，也可作為從事xilinx可編程邏輯器件設(shè)計(jì)的設(shè)計(jì)人員的參考用書(shū)，同時(shí)也可作為xilinx相關(guān)培訓(xùn)的授課教材。
Xilinx FPGA數(shù)字設(shè)計(jì)-從門(mén)級(jí)到行為級(jí)雙重HDL描述(立體化教程) 目錄
第1章 數(shù)字邏輯基礎(chǔ)
1.1 數(shù)字邏輯的發(fā)展史
1.2 開(kāi)關(guān)系統(tǒng)
1.2.1 0和1的概念
1.2.2 開(kāi)關(guān)系統(tǒng)的優(yōu)勢(shì)
1.2.3 晶體管作為開(kāi)關(guān)
1.2.4 半導(dǎo)體物理器件
1.2.5 半導(dǎo)體邏輯電路
1.2.6 邏輯電路符號(hào)描述
1.3 半導(dǎo)體數(shù)字集成電路
1.3.1 集成電路的發(fā)展
1.3.2 集成電路構(gòu)成
1.3.3 集成電路版圖
1.4 基本邏輯門(mén)電路分析
1.4.1 基本邏輯門(mén)電路的描述
1.4.2 邏輯門(mén)電路的傳輸特性
1.4.3 基本邏輯門(mén)集成電路
1.4.4 不同工藝邏輯門(mén)的連接
1.5 邏輯代數(shù)理論
1.5.1 邏輯代數(shù)中運(yùn)算關(guān)系
1.5.2 邏輯函數(shù)表達(dá)式
1.6 邏輯表達(dá)式的化簡(jiǎn)
1.6.1 使用運(yùn)算律化簡(jiǎn)邏輯表達(dá)式
1.6.2 使用卡諾圖化簡(jiǎn)邏輯表達(dá)式
1.6.3 不完全指定邏輯功能的化簡(jiǎn)
1.6.4 輸入變量的卡諾圖表示
1.7 毛刺產(chǎn)生及消除
1.8 數(shù)字碼制表示和轉(zhuǎn)換
1.8.1 數(shù)字碼制表示
1.8.2 數(shù)字碼制轉(zhuǎn)換
1.9 組合邏輯電路
1.9.1 編碼器
1.9.2 譯碼器
1.9.3 碼轉(zhuǎn)換器
1.9.4 數(shù)據(jù)選擇器
1.9.5 數(shù)據(jù)比較器
1.9.6 加法器
1.9.7 減法器
1.9.8 加法器/減法器
1.9.9 乘法器
1.10 時(shí)序邏輯電路
1.10.1 時(shí)序邏輯電路類(lèi)型
1.10.2 時(shí)序邏輯電路特點(diǎn)
1.10.3 基本sr鎖存器
1.10.4 同步sr鎖存器
1.10.5 d鎖存器
1.10.6 d觸發(fā)器
1.10.7 其他觸發(fā)器
1.10.8 普通寄存器
1.10.9 移位寄存器
1.10.10 存儲(chǔ)器
1.11 有限自動(dòng)狀態(tài)機(jī)
1.11.1 有限自動(dòng)狀態(tài)機(jī)原理
1.11.2 狀態(tài)圖表示及實(shí)現(xiàn)
1.11.3 三位計(jì)數(shù)器
第2章 可編程邏輯器件工藝和結(jié)構(gòu)
2.1 可編程邏輯器件發(fā)展歷史
2.2 可編程邏輯器件工藝
2.3 可編程邏輯器件結(jié)構(gòu)
2.3.1 prom原理及結(jié)構(gòu)
2.3.2 pal原理及結(jié)構(gòu)
2.3.3 pla原理及結(jié)構(gòu)
2.3.4 cpld原理及結(jié)構(gòu)
2.3.5 fpga原理及結(jié)構(gòu)
2.3.6 cpld和fpga比較
2.4 xilinx可編程邏輯器件
2.4.1 xilinx cpld芯片介紹
2.4.2 xilinx fpga芯片介紹
2.4.3 xilinx prom芯片介紹
第3章 xilinx ise設(shè)計(jì)流程
3.1 ise設(shè)計(jì)套件介紹
3.2 創(chuàng)建新的設(shè)計(jì)工程
3.3 ise開(kāi)發(fā)平臺(tái)主界面及功能
3.3.1 design（設(shè)計(jì)）面板
3.3.2 console（控制臺(tái)）面板
3.3.3 workspace
3.4 創(chuàng)建并添加新源文件
3.5 添加設(shè)計(jì)代碼
3.5.1 verilog hdl設(shè)計(jì)代碼的添加
3.5.2 vhdl設(shè)計(jì)代碼的添加
3.6 設(shè)計(jì)綜合
3.6.1 xilinx綜合工具功能
3.6.2 設(shè)計(jì)綜合
3.7 設(shè)計(jì)行為仿真
3.7.1 為verilog hdl設(shè)計(jì)添加測(cè)試向量
3.7.2 為vhdl設(shè)計(jì)添加測(cè)試向量
3.7.3 運(yùn)行行為仿真
3.8 添加引腳約束文件
3.9 設(shè)計(jì)實(shí)現(xiàn)
3.9.1 運(yùn)行設(shè)計(jì)實(shí)現(xiàn)工具
3.9.2 查看布局布線(xiàn)結(jié)果
3.10 布局布線(xiàn)后仿真
3.11 產(chǎn)生比特流文件
3.12 下載比特流文件到fpga
3.13 生成存儲(chǔ)器配置文件并燒寫(xiě)存儲(chǔ)器
3.13.1 生成bpi存儲(chǔ)器配置文件
3.13.2 編程bpi文件到bpi存儲(chǔ)器
……
第4章 vhdl語(yǔ)言規(guī)范
第5章 verilog hdl語(yǔ)言規(guī)范
第6章 基本數(shù)字邏輯單元hdl描述
第7章 基于hdl數(shù)字系統(tǒng)實(shí)現(xiàn)
第8章 數(shù)字系統(tǒng)高級(jí)設(shè)計(jì)技術(shù)
第9章 基于ip核數(shù)字系統(tǒng)實(shí)現(xiàn)
第10章 數(shù)模混合系統(tǒng)設(shè)計(jì)
第11章 軟核處理器picoblaze原理及應(yīng)用
附錄 verilog hdl（ieee 1364—2005）關(guān)鍵字列表
參考文獻(xiàn)
1.1 數(shù)字邏輯的發(fā)展史
1.2 開(kāi)關(guān)系統(tǒng)
1.2.1 0和1的概念
1.2.2 開(kāi)關(guān)系統(tǒng)的優(yōu)勢(shì)
1.2.3 晶體管作為開(kāi)關(guān)
1.2.4 半導(dǎo)體物理器件
1.2.5 半導(dǎo)體邏輯電路
1.2.6 邏輯電路符號(hào)描述
1.3 半導(dǎo)體數(shù)字集成電路
1.3.1 集成電路的發(fā)展
1.3.2 集成電路構(gòu)成
1.3.3 集成電路版圖
1.4 基本邏輯門(mén)電路分析
1.4.1 基本邏輯門(mén)電路的描述
1.4.2 邏輯門(mén)電路的傳輸特性
1.4.3 基本邏輯門(mén)集成電路
1.4.4 不同工藝邏輯門(mén)的連接
1.5 邏輯代數(shù)理論
1.5.1 邏輯代數(shù)中運(yùn)算關(guān)系
1.5.2 邏輯函數(shù)表達(dá)式
1.6 邏輯表達(dá)式的化簡(jiǎn)
1.6.1 使用運(yùn)算律化簡(jiǎn)邏輯表達(dá)式
1.6.2 使用卡諾圖化簡(jiǎn)邏輯表達(dá)式
1.6.3 不完全指定邏輯功能的化簡(jiǎn)
1.6.4 輸入變量的卡諾圖表示
1.7 毛刺產(chǎn)生及消除
1.8 數(shù)字碼制表示和轉(zhuǎn)換
1.8.1 數(shù)字碼制表示
1.8.2 數(shù)字碼制轉(zhuǎn)換
1.9 組合邏輯電路
1.9.1 編碼器
1.9.2 譯碼器
1.9.3 碼轉(zhuǎn)換器
1.9.4 數(shù)據(jù)選擇器
1.9.5 數(shù)據(jù)比較器
1.9.6 加法器
1.9.7 減法器
1.9.8 加法器/減法器
1.9.9 乘法器
1.10 時(shí)序邏輯電路
1.10.1 時(shí)序邏輯電路類(lèi)型
1.10.2 時(shí)序邏輯電路特點(diǎn)
1.10.3 基本sr鎖存器
1.10.4 同步sr鎖存器
1.10.5 d鎖存器
1.10.6 d觸發(fā)器
1.10.7 其他觸發(fā)器
1.10.8 普通寄存器
1.10.9 移位寄存器
1.10.10 存儲(chǔ)器
1.11 有限自動(dòng)狀態(tài)機(jī)
1.11.1 有限自動(dòng)狀態(tài)機(jī)原理
1.11.2 狀態(tài)圖表示及實(shí)現(xiàn)
1.11.3 三位計(jì)數(shù)器
第2章 可編程邏輯器件工藝和結(jié)構(gòu)
2.1 可編程邏輯器件發(fā)展歷史
2.2 可編程邏輯器件工藝
2.3 可編程邏輯器件結(jié)構(gòu)
2.3.1 prom原理及結(jié)構(gòu)
2.3.2 pal原理及結(jié)構(gòu)
2.3.3 pla原理及結(jié)構(gòu)
2.3.4 cpld原理及結(jié)構(gòu)
2.3.5 fpga原理及結(jié)構(gòu)
2.3.6 cpld和fpga比較
2.4 xilinx可編程邏輯器件
2.4.1 xilinx cpld芯片介紹
2.4.2 xilinx fpga芯片介紹
2.4.3 xilinx prom芯片介紹
第3章 xilinx ise設(shè)計(jì)流程
3.1 ise設(shè)計(jì)套件介紹
3.2 創(chuàng)建新的設(shè)計(jì)工程
3.3 ise開(kāi)發(fā)平臺(tái)主界面及功能
3.3.1 design（設(shè)計(jì)）面板
3.3.2 console（控制臺(tái)）面板
3.3.3 workspace
3.4 創(chuàng)建并添加新源文件
3.5 添加設(shè)計(jì)代碼
3.5.1 verilog hdl設(shè)計(jì)代碼的添加
3.5.2 vhdl設(shè)計(jì)代碼的添加
3.6 設(shè)計(jì)綜合
3.6.1 xilinx綜合工具功能
3.6.2 設(shè)計(jì)綜合
3.7 設(shè)計(jì)行為仿真
3.7.1 為verilog hdl設(shè)計(jì)添加測(cè)試向量
3.7.2 為vhdl設(shè)計(jì)添加測(cè)試向量
3.7.3 運(yùn)行行為仿真
3.8 添加引腳約束文件
3.9 設(shè)計(jì)實(shí)現(xiàn)
3.9.1 運(yùn)行設(shè)計(jì)實(shí)現(xiàn)工具
3.9.2 查看布局布線(xiàn)結(jié)果
3.10 布局布線(xiàn)后仿真
3.11 產(chǎn)生比特流文件
3.12 下載比特流文件到fpga
3.13 生成存儲(chǔ)器配置文件并燒寫(xiě)存儲(chǔ)器
3.13.1 生成bpi存儲(chǔ)器配置文件
3.13.2 編程bpi文件到bpi存儲(chǔ)器
……
第4章 vhdl語(yǔ)言規(guī)范
第5章 verilog hdl語(yǔ)言規(guī)范
第6章 基本數(shù)字邏輯單元hdl描述
第7章 基于hdl數(shù)字系統(tǒng)實(shí)現(xiàn)
第8章 數(shù)字系統(tǒng)高級(jí)設(shè)計(jì)技術(shù)
第9章 基于ip核數(shù)字系統(tǒng)實(shí)現(xiàn)
第10章 數(shù)模混合系統(tǒng)設(shè)計(jì)
第11章 軟核處理器picoblaze原理及應(yīng)用
附錄 verilog hdl（ieee 1364—2005）關(guān)鍵字列表
參考文獻(xiàn)
展開(kāi)全部
Xilinx FPGA數(shù)字設(shè)計(jì)-從門(mén)級(jí)到行為級(jí)雙重HDL描述(立體化教程) 作者簡(jiǎn)介
何賓，長(zhǎng)期從事電子設(shè)計(jì)自動(dòng)化方面的教學(xué)和科研工作，與全球多家知名的半導(dǎo)體廠商和EDA工具廠商大學(xué)計(jì)劃保持緊密合作。目前已經(jīng)出版EDA方面的著作共20余部，內(nèi)容涵蓋電路仿真、電路設(shè)計(jì)、FPGA、單片機(jī)、嵌入式系統(tǒng)等。典型的代表作有《Xilinx FPGA設(shè)計(jì)權(quán)威指南》、《Xilinx All Programmable Zynq-7000 SoC設(shè)計(jì)指南》、《Altium Designer 13．0電路設(shè)計(jì)、仿真與驗(yàn)證權(quán)威指南》、《Xilinx FPGA權(quán)威設(shè)計(jì)指南——Vivado集成開(kāi)發(fā)環(huán)境》、《Xilinx FPGA數(shù)字設(shè)計(jì)——從門(mén)級(jí)到行為級(jí)雙重HDL描述》。
書(shū)友推薦
- >
巴金－再思錄
- >
唐代進(jìn)士錄
- >
上帝之肋:男人的真實(shí)旅程
- >
煙與鏡
- >
企鵝口袋書(shū)系列·偉大的思想20:論自然選擇(英漢雙語(yǔ))
- >
名家?guī)阕x魯迅:故事新編
- >
回憶愛(ài)瑪儂
- >
人文閱讀與收藏·良友文學(xué)叢書(shū):一天的工作
本類(lèi)暢銷(xiāo)
